Công nghệ chế tạo CMOS 2024

Xem Công nghệ chế tạo CMOS 2024

28

Chƣơng 3  TỔNG QUAN VỀ CÔNG NGHỆ CMOS
Hai công nghệ mạch tích hợp silíc (công nghệ bán dẫn sử dụng chất bán dẫn
silíc) phổ biến nhất là công nghệ MOS và công nghệ lƣỡng cực (bipolar). Bên trong
mỗi họ này là các nhóm con nhƣ đƣợc minh họa ở hình 3-1[9]. Trong nhiều năm, công
nghệ mạch tích hợp silicon chiếm ƣu thế là công nghệ lƣỡng cực, đƣợc minh chứng
với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL (transistortransistor logic). Đến đầu những năm 1970, công nghệ NMOS (n-channel MOS:
transistor kênh n) là công nghệ đƣợc chọn cho phần lớn các thiết kế mạch MOS tƣơng
tự và số. Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyển sang sử dụng
công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ chiếm ƣu thế
cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSI suốt từ đó đến
nay. Gần đây, công nghệ kết hợp cả công nghệ CMOS và công nghệ lƣỡng cực, đƣợc
gọi là công nghệ BiCMOS, đƣợc phát triển. Nó có đƣợc ƣu điểm của cả hai công nghệ
đó là tốc độ cao của công nghệ lƣỡng cực và mật độ tích hợp lớn của công nghệ
CMOS. Công nghệ BiCMOS đƣợc xác nhận là thành công cả về mặt công nghệ và mặt
thị trƣờng.

Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc

3.1 Các quy trình sản xuất bán dẫn MOS cơ bản
Công nghệ bán dẫn đƣợc dựa trên một số bƣớc công nghệ, chúng là phƣơng
tiện để chế tạo các phần tử bán dẫn. Để hiểu quy trình chế tạo bán dẫn cần thiết phải
hiểu các bƣớc công nghệ này. Chúng bao gồm ôxi hóa (oxidation), khuếch tán

29
(diffusion), cấy ion (ion implantation), lắng đọng (deposition), ăn mòn (etching) và
quang khắc (photolithography).
Quá trình sản suất bán dẫn đƣợc bắt đầu với vật liệu silíc đơn tinh thể (singlecrystal silicon). Có hai phƣơng pháp để nuôi cấy các đơn tinh thể nhƣ vậy. Hầu hết vât
liệu đơn tinh thể đƣợc nuôi bằng phƣơng pháp Czochralski. Phƣơng pháp thứ hai,
đƣợc gọi là phƣơng pháp luyện vùng (float zone), tạo ra các tinh thể có độ tinh khiết
cao và thƣờng đƣợc sử dụng để chế tạo các thiết bị công suất. Các tinh thể thƣờng
đƣợc nuôi theo hƣớng tinh thể <100> hoặc <111>. Sau quá trình nuôi ta thu đƣợc đơn
tinh thể có dạng hình trụ và có đƣờng kính 75-300mm và độ dài 1m. Các tinh thể hình
trụ này đƣợc cắt mỏng thành các miếng mỏng, gọi là wafer, có độ dày 0,5-0,7mm và
kích cỡ là 100-150mm. Trong quá trình nuôi, tinh thể đƣợc pha tạp (dope) với tạp chất
loại n hoặc loại p để tạo ra đế (substrate) loại p hay đế loại n. Các đế này là vật liệu
ban đầu cho quy trình sản xuất bán dẫn. Mức độ pha tạp của đế xấp xỉ 1015 nguyên tử
tạp chất/cm3, tƣơng đƣơng với điện trở suất là 3-5 Ω.cm với đế loại n và 14-16 Ω.cm
với đế loại p.

Hình 3.1-1 Wafer bán dẫn
Một lựa chọn khác là thay vì bắt đầu với wafer silíc pha tạp thấp, có thể sử dụng
wafer đƣợc pha tạp mạnh, có một lớp epitaxi pha tạp thấp trên bề mặt của nó. Mặc dù
wafer có lớp epitaxi đắt hơn, chúng có thể cung cấp một số lợi ích nhƣ giảm độ nhạy
cảm với latch-up và giảm nhiễu (interference) giữa các mạch số và mạch tƣơng tự
trong các mạch tích hợp tín hiệu trộn (mixed-signal integrated circuit)

3.1.1 Ôxi hóa (Oxidation)
Bƣớc cơ bản đầu tiên của quá trình chế tạo mạch tích hợp là ôxi hóa. Ôxi hóa là quá
trình trong đó một lớp ôxít silic (SiO2) đƣợc hình thành trên bề mặt của wafer. Ôxít
phát triển trên cả phía trong và phía trên của bề mặt wafer nhƣ chỉ ra ở hình 3.1-2.

30

Hình 3.1-2 Sự ôxi hóa
Thông thƣờng khoảng 56% độ dày oxít là ở trên bề mặt gốc trong khi đó khoảng 43%
là ở dƣới bề mặt gốc. Có hai kỹ thuật ôxi hóa là kỹ thuật ôxi hóa khô và kỹ thuật ôxi
hóa ƣớt. Thông thƣờng, độ dày lớp ôxít biến đổi từ 150 Angstrom (1 Angstrom=10 10
m) to 10000 Angstrom cho trƣờng ôxít (tạo cách ly điện giữa các phần tử trong mạch
bán dẫn). Sự ôxi hóa xảy ra ở nhiệt độ từ 700 đến 1100 oC, độ dày lớp ôxít tỉ lệ thuận
với nhiết độ sử dụng cho quá trình oxi hóa.
3.1.2 Khuếch tán (Diffusion)
Bƣớc cơ bản thứ hai là khuếch tán. Khuếch tán trong vật liệu bán dẫn là sự di chuyển
của nguyên tử tạp chất ở bề mặt của vật liệu vào trong mạng tinh thể của vật liệu, tạo
nên các vùng bán dẫn có loại hạt dẫn và nồng độ hạt dẫn mong muốn. Khuếch tán xảy
ra ở dải nhiệt độ 800-1400 oC. Profile mật độ tạp chất trong bán dẫn là hàm của mật độ
tạp chất trên bề mặt bán dẫn và thời gian chất bán dẫn đƣợc đặt trong môi trƣờng nhiệt
độ cao. Có hai cơ chế khuếch tán cơ bản, chúng đƣợc phân biệt bởi nồng độ của tạp
chất ở bề mặt của chất bán dẫn. Một loại khuếch tán giả sử rằng có một nguồn vô hạn
tạp chất ở bề mặt (N0 cm-3) trong toàn bộ thời gian tạp chất đƣợc cho phép khuếch tán.
Profile tạp chất cho nguồn tạp chất vô hạn nhƣ một hàm của thời gian khuếch tán đƣợc
cho ở hình 3.1-3(a). Loại khuếch tán thứ hai giả sử rằng có một nguồn hữu hạn tạp
chất ở bề mặt của vật liệu. Ở thời điểm t=0, giá trị này là N0. Tuy nhiên khi thời gian
tăng, nồng độ tạp chất ở bề mặt bán dẫn giảm nhƣ thể hiện ở hình 3.1-3(b). (Chú ý NB
là nồng độ tạp chất trƣớc khuếch tán của bán dẫn)

31

Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn
và (b) nguồn tạp chất hữu hạn

3.1.3 Cấy ion (Ion Implantation)
Đây là bƣớc xử lý đƣợc sử dụng rộng rãi trong sản xuất các phần tử MOS. Cấy ion là
quy trình trong đó các ion của tạp chất đƣợc tăng tốc bởi một trƣờng điện tới một vận
tốc cao và cƣ trú trong vật liệu bán dẫn. Độ sâu thâm nhập trung bình của các ion tạp
chất biến đổi từ 0,1 tới 0,6 μm, phụ thuộc vào vận tốc và góc tại đó ion đập vào wafer.
Quy trình cấy ion làm phá hủy cấu trúc mạng tinh thể của bán dẫn, để lại nhiều ion
không tích cực về hoạt động điện. Vì vậy sau khi cấy ion, wafer bán dẫn sẽ trải qua
quy trình tôi (annealing) trong đó nhiệt độ của wafer đƣợc tăng tới khoảng 800 oC để
cho phép các ion di chuyển tới các vị trí tích cực về hoạt động điện trong mạng tinh
thể bán dẫn.
Cấy ion có thể đƣợc sử dụng để thay thế cho quy trình khuếch tán bởi vì mục đích của
cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn. Cấy ion có một số ƣu

32
điểm so với khuếch tán nhiệt. Một ƣu điểm là điều khiển chính xác nồng độ tạp chất
với độ chính xác trong dải ±5%. Vì thế cấy ion đƣợc sử dụng để điều chỉnh điện áp
ngƣỡng của thiết bị MOS hoặc tạo các điện trở chính xác. Ƣu điểm thứ hai là cấy ion
đƣợc thực hiện ở nhiệt độ phòng. Ƣu điểm thứ ba là cấy ion có thể cấy qua một lớp
mỏng, không yêu cầu làm sạch bề mặt wafer trƣớc khi cấy. Trong khi đó quy trình
khuếch tán yêu cầu bề mặt wafer phải sạch, không có lớp ôxít silic (SiO2) hoặc silicon
nitride (Si3N4). Cuối cùng, cấy ion cho phép kiểm soát profile của các tạp chất đƣợc
cấy.

3.1.4 Lắng đọng (Deposition)
Quy trình lắng đọng là phƣơng tiện trong đó màng của các vật liệu khác nhau có thể
đƣợc lắng đọng trên wafer. Những màng này có thể đƣợc lắng đọng sử dụng một số kỹ
thuật , những kỹ thuật này bao gồm lắng đọng bởi sự bay hơi (evaporation), phún xạ
(sputtering) và lắng đọng hơi hóa học (chemical-vapor deposition: CVD). Trong kỹ
thuật bay hơi, một vật liệu ở thể rắn đƣợc đặt trong chân không và đƣợc nung nóng
cho đến khi nó bay hơi.Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và
ngƣng tụ lại thành một màng rắn trên bề mặt wafer. Độ dày của vật liệu lắng đọng
đƣợc quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi đƣợc cho phép xảy ra
(thƣờng độ dày là 1μm). Kỹ thuật phún xạ sử dụng các ion điện tích dƣơng để bắn phá
cathode, cathode đƣợc bao phủ bởi vật liệu cần đƣợc lắng đọng. Vật liệu đích hay vật
liệu bị bắn phá đánh bật bởi sự truyền động lƣợng trực tiếp và lắng đọng trên wafer,
các wafer đƣợc đặt trên anode. Phún xạ thƣờng đƣợc thực hiện trong môi trƣờng chân
không. Lắng đọng hơi hóa học (CVD) sử dụng một quá trình trong đó một màng đƣợc
lắng đọng bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xảy ra ở
vùng xung quanh wafer. Kỹ thuật CVD đƣợc sử dụng để lắng đọng silic đa tinh thể
(polysilicon), ôxít silic (SiO2) hoặc nitríc silic (Si3N4). Thông thƣờng lắng đọng hơi
hóa học đƣợc thực hiện ở áp suất khí quyển, nó cúng có thể đƣợc thực hiện ở áp suất
thấp hơn để tăng tính khuếch tán. Kỹ thuật này đƣợc gọi là lắng đọng hơi hóa học áp
suất thấp (low-pressure chemical-vapor deposition: LPCVD).

3.1.5 Ăn mòn (Etching)
Ăn mòn là quy trình loại bỏ vật liệu không đƣợc bảo vệ khỏi bề mặt wafer.
Hai đặc tính quan trọng của quy trình ăn mòn là tính lựa chọn (selectivity) và tính
không đẳng hƣớng (anissotropy). Tính lựa chọn là đặc tính của sự ăn mòn trong đó chỉ
lớp mong muốn bị ăn mòn mà không ảnh hƣởng tới lớp bảo vệ và lớp ở dƣới.
Sfilm-mask = tốc độ ăn mòn film / tốc độ ăn mòn mask

33
Tính không đẳng hƣớng là đặc tính ăn mòn theo một hƣớng của quy trình ăn mòn.
Chất ăn mòn hoàn hảo sẽ ăn mòn chỉ trong một hƣớng.
A = 1- (tốc độ ăn mòn hướng ngang / tốc độ ăn mòn hướng dọc)
Thực tế không có tính lựa chọn hoặc tính dị hƣớng hoàn hảo, nhƣ minh hoạ ở hình 3.14 (b). Nhƣ minh họa, sự thiếu tính lựa chọn đối với mask đƣợc cho bởi độ lớn của a.
Thiếu tính lựa chọn đối với lớp ở dƣới đƣợc cho bởi độ lớn b. Độ lớn của c thể hiện
mức độ không đẳng hƣớng. Các vật liệu thƣờng đƣợc ăn mòn bao gồm silic đa tinh
thể, ôxít silic nitric silic và nhôm.

Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn

Có hai kỹ thuật ăn mòn cơ bản là ăn mòn ƣớt (wet etching) và ăn mòn khô (dry
etching). Kỹ thuật ăn mòn ƣớt sử dụng các hóa chất để loại bỏ vật liệu cần đƣợc ăn
mòn. Axít hydrofluoric (HF) đƣợc sử dụng để ăn mòn ôxít silic; axít phosphoric
(H3PO4) đƣợc sử dụng để loại bỏ nitric silic (Si3N4); axít nitric (HNO3), axít acetic
hoặc hydrofluoic đƣợc sử dụng để loại bỏ silíc đa tinh thể (polysilicon); potassium
hydroxide đƣợc sử dụng để ăn mòn silíc; và hỗn hợp axít phosphoric đƣợc sử dụng để
ăn mòn kim loại. Ăn mòn khô hoặc ăn mòn plasma sử dụng các khí bị iôn hóa, các khí
này đƣợc làm cho tích cực hóa học bởi một plasma RF. Ăn mòn khô rất tƣơng tự với

34
phún xạ (sputtering) và thực tế cùng thiết bị có thể đƣợc sử dụng. Ăn mòn khô đƣợc sử
dụng cho công nghệ siêu hiển vi vì nó đạt đƣợc profile không đẳng hƣớng (không cắt
dƣới).

3.1.6 Quang khắc (Photolithography)
Các quy trình chế tạo bán dẫn cơ bản đƣợc nói ở trên chỉ đƣợc áp dụng tới các
phần đƣợc lựa chọn của wafer ngoại trừ quy trình ôxi hóa và lắng đọng. Sự lựa chọn
các vùng này đƣợc thực hiện bằng một quy trình gọi là photolithography.
Photolithography là quy trình truyền một bức ảnh từ một photomask hay cơ sở
dữ liệu máy tính (computer database) tới một wafer. Các thành phần cơ bản của
photolithography là vật liệu cảm quang (photoresist material) và photomask,
photomask đƣợc sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia
cực tím (ultraviolet), trong khi đó bảo vệ phần còn lại của wafer. Mạch tích hợp bao
gồm một số lớp khác nhau chồng lên nhau (lớp kim loại; lớp bán dẫn nhƣ silic đa tinh
thể, n+, p+,; và lớp cách điện SiO2,) để hình thành các thiết bị hoặc phần tử của
mạch tích hợp. Mỗi lớp đƣợc xác định vật lý nhƣ là một tập các dạng hình học (tạo ra
mask)
Chất cảm quang (photoresist) là một polymer hữu cơ có đặc tính có thể thay đổi
khi đƣợc chiếu trong ánh sáng cực tím. Chất cảm quang đƣợc phân thành chất cảm
quang âm (negative photoresist) và chất cảm quang dƣơng (positive photoresist). Chất
cảm quang dƣơng đƣợc sử dụng để tạo một mặt lạ (mask) ở đó các mẫu (pattern) tồn
tại (nơi photomask chắn sáng tia cực tím). Cảm quang âm tạo một mặt lạ nơi các mẫu
không tồn tại (nơi mà photomask cho phép tia cực tím đi qua). Bƣớc đầu tiên của quy
trình quang khắc là phủ chất cảm quang lên bề mặt đƣợc lấy mẫu. Chất cảm quang
đƣợc phủ lên wafer và wafer đƣợc quay với tốc độ vài nghìn vòng/phút để phân tán
chất cảm quang đều khắp bề mặt wafer. Độ dày của chất cảm quang chỉ phụ thuộc vào
vận tốc quay của wafer. Bƣớc thứ hai là “nƣớng nhẹ” (soft bake) wafer để hòa tan
(drive off) các dung môi (solvent) trong chất cảm quang. Bƣớc tiếp theo là chiếu tia
cực tím vào wafer. Sử dụng chất cảm quang dƣơng, những diện tích đƣợc chiếu tia cực
tím sẽ đƣợc loại bỏ bởi dung môi. Ngƣợc lại, nếu chất cảm quang âm đƣợc sử dụng thì
phần diện tích đƣợc chiếu tia cực tím sẽ trở thành trơ với dung môi và phần diện tích
còn lại sẽ bị loại bỏ. Quá trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm
quang đƣợc gọi là developing. Các wafer sau quá trình developing sẽ đƣợc “nƣớng
mạnh” (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer.
Phần diện tích có chất cảm quang sẽ đƣợc bảo vệ khỏi sự phá hủy của plasma hoặc các
axít trong quá trình ăn mòn. Khi chức năng bảo vệ của nó đƣợc hoàn thành, chất cảm
quang sẽ đƣợc loại bỏ bởi plasma hoặc các dung môi khác mà không phá hủy các lớp
dƣới. Quá trình này đƣợc áp dụng cho từng lớp của mạch tích hợp. Hình 3.1-5 thể hiện

35
các bƣớc photolithography cơ bản để xác định dạng hình học lớp silíc đa tinh thể
(polysilicon) trong đó sử dụng chất cảm quang dƣơng.

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể
(a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang

36

Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể
(tiếp) (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang
Quá trình phơi sáng (exposing) các diện tích đƣợc lựa chọn của wafer dƣới ánh sáng
qua một photomask đƣợc gọi là sự in (printing). Có ba loại hệ thống in cơ bản đƣợc sử
dụng:
– In tiếp xúc (contact printing)
– In gần (proximity printing)
– In chiếu (projecting printing)
Phƣơng pháp đơn giản và chính xác nhất là in tiếp xúc. Phƣơng pháp này sử dụng một
tấm thủy tinh (glass plate) có kích thƣớc lớn hơn kích thƣớc của wafer và có hình ảnh
(image) của mẫu cần thực hiện ở trên bề mặt. Tấm thủy tinh này đƣợc gọi là
photomask. Hệ thống có độ phân giải cao, năng suất cao (high throughput) và giá
thành thấp. Tuy nhiên, do photomask tiếp xúc trực tiếp vào wafer nên photomask bị
mài mòn và phải thay thế sau 10-25 lần phơi sáng. Hơn nữa, phƣơng pháp này còn

37
sinh ra các tạp chất và khiếm khuyết không mong muốn. Vì vậy phƣơng pháp in tiếp
xúc không đƣợc sử dụng trong công nghệ mạch tích hợp VLSI hiện đại.
Trong hệ thống in gần (proximity printing), photomask và wafer đƣợc đặt rất gần nhau
nhƣng không tiếp xúc với nhau. Khi khoảng cách giữa photomask và wafer tăng, độ
phân giải giảm. Độ phân giải cho phép của phƣơng pháp này là 2μm. Vì vậy hiện nay,
phƣơng pháp này cũng không đƣợc sử dụng cho công nghệ mạch tích hợp VLSI.
Trong phƣơng pháp in chiếu (projection printing), khoảng cách giữa photomask và
wafer là khá lớn. Các thấu kính (lens) hoặc gƣơng (mirror) đƣợc sử dụng để hội tụ
hình ảnh photomask trên bề mặt của wafer. Có hai cách tiếp cận đƣợc sử dụng cho
projection printing là scanning và step-and-repeat. Hầu hết các hệ thống projection
printing sử dụng phhƣơng pháp step-and-repeat. Phƣơng pháp này đƣợc áp dụng theo
hai cách: có sự thu nhỏ (reduction) và không có sự thu nhỏ (nonreduction). Reduction
projection printing sử dụng ảnh tỷ lệ (thƣờng là 5X) trên photomask. Một lợi ích của
phƣơng pháp này là các khiếm khuyết giảm theo hệ số tỉ lệ. Các hệ thống nonreduction
không có lợi ích này và vì thế gánh nặng đƣợc đặt lên các nhà sản xuất photomask để
có mật độ khiếm khuyết thấp.
Các hệ thống phơi sáng tia điện tử (Electron beam exposure system) thƣờng đƣợc sử
dụng để tạo photomask cho các hệ thống projection printing bởi vì nó có độ phân giải
cao (nhỏ hơn 1 μm). Tuy nhiên các tia điện tử có thể đƣợc sử dụng để tạo mẫu cảm
quang trực tiếp mà không sử dụng photomask. Ƣu điểm của việc sử dụng tia điện tử
nhƣ là hệ thống phơi sáng là độ chính xác và khả năng thay đổi phần mềm (software).
Nhƣợc điểm của hệ thống này là giá thành cao và năng suất thấp.

3.2 Transistor MOS
3.2.1 Cấu trúc vật lý:
Cấu trúc của transistor MOS kênh n và kênh p trong công nghệ giếng n (n-well
technology) đƣợc thể hiện ở hình 3.2-1
MOS kênh p đƣợc hình thành với 2 vùng bán dẫn loại p đƣợc pha tạp mạnh (kí
hiệu là p+) đƣợc khuếch tán vào trong vật liệu bán dẫn loại n pha tạp yếu (kí hiệu là n) gọi là giếng. Hai vùng p+ đƣợc gọi là máng (drain) và nguồn (source) và đƣợc tách
riêng bởi một khoảng cách L (quy cho độ dài của thiết bị). Ở bề mặt giữa drain và
source là điện cực cửa (gate), nó đƣợc tách riêng với đế silíc bởi một màng mỏng vật
liệu cách điện (ôxít silic SiO2). Tƣơng tự, transistor MOS kênh n đƣợc hình thành bởi
2 vùng bán dẫn n+ bên trong đế (subtrate) p-. Nó cũng có cực cửa (gate) trên bề mặt

38
giữa máng và nguồn đƣợc tách riêng khỏi đế silíc bởi một vật liệu cách điện mỏng
(ôxít silic SiO2).

Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p
trong công nghệ giếng n

3.2.2 Nguyên lý hoạt động cơ bản:
Hoạt động của transistor kênh n và kênh p về cơ bản là giống nhau, ngoại trừ
rằng tất cả các điện áp và cực tính dòng điện của transistor kênh p là ngƣợc lại với
transistor kênh n. Vì vậy phần này chỉ trình bày nguyên lý hoạt động của transistor
kênh n.

Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất

Bạn đang tìm hiểu bài viết:  Công nghệ chế tạo CMOS 2024

HỆ THỐNG CỬA HÀNG TRÙM SỈ QUẢNG CHÂU

Điện thoại: 092.484.9483

Zalo: 092.484.9483

Facebook: https://facebook.com/giatlathuhuongcom/

Website: Trumsiquangchau.com

Địa chỉ: Ngõ 346 Nam Dư, Trần Phú, Hoàng Mai, Hà Nội.